導(dǎo)電膠分層作為封裝失效問題，一直受到廣泛的關(guān)注。基于 ANSYS 平臺(tái)，對(duì)導(dǎo)電膠剝離應(yīng)力仿真，用來評(píng)估導(dǎo)電膠在封裝和測(cè)試過程中分層風(fēng)險(xiǎn)，并進(jìn)一步分析了頂部芯片、絕緣膠厚度以及導(dǎo)電膠厚度對(duì)導(dǎo)電膠分層的影響。結(jié)果表明: 導(dǎo)電膠在可靠性測(cè)試階段 125 ℃冷卻到室溫階段最容易發(fā)生導(dǎo)電膠分層失效。該款封裝中導(dǎo)電膠分層的原因是頂部疊層芯片結(jié)構(gòu)引起的。通過對(duì)頂部芯片、絕緣膠的厚度進(jìn)行設(shè)計(jì)，發(fā)現(xiàn)其厚度越薄導(dǎo)電膠的剝離應(yīng)力越小，分層風(fēng)險(xiǎn)越小。導(dǎo)電膠的厚度在 10 μm 時(shí)，膠體的粘附力最大，剝離應(yīng)力最小，導(dǎo)電膠分層風(fēng)險(xiǎn)最小。

隨著電子工業(yè)對(duì)環(huán)境保護(hù)要求不斷提高，傳統(tǒng)封裝中使用鉛焊料污染環(huán)境，漸漸被環(huán)保導(dǎo)電膠代替。但導(dǎo)電膠的熱膨脹系數(shù)與芯片相差較大，在溫變載荷下容易產(chǎn)生熱應(yīng)力使導(dǎo)電膠分層。一旦導(dǎo)電膠分層嚴(yán)重將造成芯片功能失效。針對(duì)導(dǎo)電膠分層國內(nèi)外學(xué)者進(jìn)行了廣泛的探討和研究。龍平認(rèn)為導(dǎo)電膠分層主要是由于熱載荷下各部分膨脹和收縮不均引起的。Sujan 等對(duì)銀膠剪切熱失配雙層模型的分析表明，隨著剪切力增大，導(dǎo)電膠分層程度減小。國內(nèi)學(xué)者通過 ANSYS軟件分析導(dǎo)電膠的熱應(yīng)力，研究基板厚度對(duì)導(dǎo)電膠最大熱應(yīng)力的影響，并提出封裝結(jié)構(gòu)優(yōu)化的措施，隨著基板厚度的增加，導(dǎo)電膠最大熱應(yīng)力先減小后增大，在基板厚度為 4～5 mm 時(shí)最小，導(dǎo)電膠分層現(xiàn)象有所改善。國外學(xué)者利用熱循環(huán)后導(dǎo)電膠的整體等效應(yīng)力并結(jié)合芯片剪切實(shí)驗(yàn)評(píng)估導(dǎo)電膠分層風(fēng)險(xiǎn)，但僅僅減小等效應(yīng)力最大值很難改善導(dǎo)電膠分層。雖然利用有限元法分析導(dǎo)電膠熱應(yīng)力是一種有效手段，但僅分析整體熱應(yīng)力結(jié)果并不能直接評(píng)估導(dǎo)電膠與芯片界面分層風(fēng)險(xiǎn)。本文基于有限元法分析導(dǎo)電膠的剝離應(yīng)力，直接評(píng)估導(dǎo)電膠與芯片界面分層(導(dǎo)電膠分層)風(fēng)險(xiǎn)，減小導(dǎo)電膠分層。通過仿真結(jié)果分析導(dǎo)電膠失效階段及原因，并進(jìn)行封裝內(nèi)部結(jié)構(gòu)設(shè)計(jì)，改善導(dǎo)電膠分層。

1 產(chǎn)品造型及材料的特性參數(shù)

封裝體由芯片、導(dǎo)電膠、絕緣膠、焊板及引腳、塑封料及金線構(gòu)成，如圖 1 所示。金線對(duì)導(dǎo)電膠分層影響很小，故建模時(shí)可以忽略。封裝體尺寸為 2. 0mm×2. 0 mm×0. 6 mm，頂部芯片尺寸為 1. 37 mm×1mm×0. 12 mm，絕緣膠尺寸為 1. 37 mm×1 mm×0. 04mm，底部芯片尺寸為 1. 37 mm×1. 35 mm×0. 12 mm，導(dǎo)電膠尺寸為 1. 37 mm×1. 35 mm×0. 01 mm。

導(dǎo)電膠使用 Henkel 公司的 QMI519，塑封料使用 Nitto 公司 G770HCD，材料特性參數(shù)如表1 所示。導(dǎo)電膠和塑封料的熱膨脹系數(shù)(CTE)和楊氏模量(E)在玻璃態(tài)轉(zhuǎn)變溫度 T g 附近急劇變化。2×10-5/6×10-5和 3000/400 表示當(dāng)溫度低于 T g 時(shí)，導(dǎo)電膠CTE 和 E 的值分別為 2×10- 5℃-1和 3000 MPa，當(dāng)溫度高于 T g 時(shí)，CTE 和 E 分別取 6×10-5℃-1和 400MPa。同理塑封料也具有此類性質(zhì)。

2 導(dǎo)電膠分層失效行為分析

2.1 剝離應(yīng)力仿真

粘接界面的可靠性由界面的粘附力和內(nèi)應(yīng)力的大小決定。導(dǎo)電膠的粘附力與本身材料有關(guān)。內(nèi)應(yīng)力由熱應(yīng)力和濕應(yīng)力組成。QMI519 導(dǎo)電膠吸濕性很低，外部塑封料保護(hù)使?jié)駳夂茈y侵入導(dǎo)電膠內(nèi)部，故導(dǎo)電膠的濕應(yīng)力較小。

芯片在封裝過程中經(jīng)歷復(fù)雜溫度變化，導(dǎo)電膠不可避免產(chǎn)生熱應(yīng)力。熱應(yīng)力中與界面剝離相關(guān)的應(yīng)力稱作剝離應(yīng)力。剝離應(yīng)力分為拉應(yīng)力和壓應(yīng)力，但只有拉應(yīng)力才有界面剝離風(fēng)險(xiǎn)，拉應(yīng)力越大則材料之間越容易產(chǎn)生分層。因此，當(dāng)導(dǎo)電膠材料不變情況下，可以用剝離應(yīng)力大小評(píng)估導(dǎo)電膠分層風(fēng)險(xiǎn)。圖 2 為導(dǎo)電膠界面剝離時(shí)受力示意圖，界面拉力是界面分層影響主要因素。

ANSYS 軟件進(jìn)行導(dǎo)電膠剝離應(yīng)力仿真。圖 3是封裝體內(nèi)部網(wǎng)格圖，網(wǎng)格單元為 39964，節(jié)點(diǎn)數(shù)目為 191617。熱分析時(shí)室溫為 25 ℃，參考溫度為初始溫度，參考溫度時(shí)為零應(yīng)力狀態(tài)，用于計(jì)算導(dǎo)電膠的熱應(yīng)力。同時(shí)設(shè)置空氣自然對(duì)流，焊板底部設(shè)置溫度載荷，時(shí)間為 2400 s。靜應(yīng)力模塊分析時(shí)，設(shè)置底面為 Z 方向位移約束，左、前面為 X、Y 方向位移約束，如圖 4 所示。導(dǎo)電膠在125 ℃冷卻到室溫時(shí)剝離應(yīng)力如圖 5 所示，導(dǎo)電膠有頂部芯片區(qū)域均為拉應(yīng)力，同時(shí)該區(qū)域出現(xiàn)四個(gè)應(yīng)力集中區(qū)域，而無頂部芯片區(qū)域大部分為壓應(yīng)力，初步推斷頂部疊層芯片結(jié)構(gòu)對(duì)導(dǎo)電膠剝離應(yīng)力產(chǎn)生影響。

2.2 導(dǎo)電膠失效階段分析

2.2.1 芯片封裝過程中導(dǎo)電膠失效分析

芯片封裝要經(jīng)過許多的工藝流程比如貼片、塑封等。導(dǎo)電膠分層相關(guān)過程包括: 導(dǎo)電膠固化175 ℃ 冷卻到室溫過程; 塑封后固化時(shí)從室溫加熱至 175 ℃ 過 程; 塑 封 后 固 化 175 ℃ 冷 卻 至室溫。

從圖 5 可知導(dǎo)電膠表面剝離應(yīng)力云圖關(guān)于 Y 軸對(duì)稱，將云圖沿 Y 軸劃分 5 個(gè)區(qū)域比沿 X 軸更能反映剝離應(yīng)力分布，劃分區(qū)域示意圖如圖 6 所示。將導(dǎo)電膠剝離應(yīng)力云圖導(dǎo)出數(shù)據(jù)分別計(jì)算出各區(qū)域剝離應(yīng)力均值，并繪制以 Y 軸距離為橫坐標(biāo)的曲線圖。

封裝過程中導(dǎo)電膠剝離應(yīng)力分布如圖 7 所示，塑封后固化 175 ℃ 冷卻至室溫過程，剝離應(yīng)力達(dá)到 15 MPa，在芯片封裝過程中分層風(fēng)險(xiǎn)最大。導(dǎo)電膠固化冷卻過程中拉應(yīng)力較小，剝離風(fēng)險(xiǎn)較小。

2.2.2 可靠性測(cè)試過程中導(dǎo)電膠失效分析

塑封體必需經(jīng)過可靠性測(cè)試，其目的為檢測(cè)在產(chǎn)品使用時(shí)是否容易出故障、產(chǎn)品使用壽命是否合理等。基于 J－STD－020 標(biāo)準(zhǔn)進(jìn)行 MSL 試驗(yàn)，首先125 ℃烘烤 24 h，再于 85 ℃濕熱 168 h，最后進(jìn)行260 ℃回流焊。

可靠性測(cè)試各過程導(dǎo)電膠剝離應(yīng)力分布如圖 8所示，125 ℃ 冷卻到室溫時(shí)導(dǎo)電膠剝離應(yīng)力最大，剝離應(yīng)力均為拉應(yīng)力?；亓鬟^程中，85 ℃ 加熱到260 ℃導(dǎo)電膠拉應(yīng)力較小，260 ℃ 冷卻到室溫時(shí)拉應(yīng)力區(qū)域明顯較小，壓應(yīng)力明顯增大，但壓應(yīng)力并不是導(dǎo)致導(dǎo)電膠分層的原因?？梢?，并不是溫度越高導(dǎo)電膠越容易分層。

2.2.3 導(dǎo)電膠最易失效階段分析

塑封后固化 175 ℃冷卻過程和 125 ℃冷卻過程分別是封裝過程和可靠性測(cè)試過程剝離應(yīng)力最大的過程。通過將兩個(gè)過程進(jìn)行比較，得出 125 ℃冷卻過程導(dǎo)電膠的剝離應(yīng)力更大，拉應(yīng)力區(qū)域更多，界面剝離的風(fēng)險(xiǎn)更大，如圖 9 所示。因此，導(dǎo)電膠分層最易發(fā)生在 125 ℃冷卻過程中。

2.3 導(dǎo)電膠加熱及冷卻剝離應(yīng)力分析

導(dǎo)電膠的熱膨脹系數(shù)(CTE)比芯片大，若不考慮封裝體結(jié)構(gòu)的影響等因素，加熱時(shí)導(dǎo)電膠向外膨脹，Z 方向變形量是大于零的。同理，冷卻過程中導(dǎo)電膠材料向內(nèi)部收縮，Z 方向變形量是小于零的。圖 10(a)表示導(dǎo)電膠在加熱過程中受力示意圖，芯片受到導(dǎo)電膠材料的擠壓會(huì)對(duì)導(dǎo)電膠產(chǎn)生一個(gè)壓應(yīng)力。因此，加熱過程導(dǎo)電膠基本上都是壓應(yīng)力，導(dǎo)電膠分層風(fēng)險(xiǎn)小。圖 10(b)表示冷卻過程中導(dǎo)電膠的受力示意圖，芯片對(duì)導(dǎo)電膠有個(gè)拉應(yīng)力，故導(dǎo)電膠在冷卻過程中有較大區(qū)域的拉應(yīng)力分布，導(dǎo)電膠分層風(fēng)險(xiǎn)大。

2.4 導(dǎo)電膠發(fā)生分層失效的原因探討

除了溫度載荷對(duì)導(dǎo)電膠的分層影響，封裝體結(jié)構(gòu)也會(huì)對(duì)導(dǎo)電膠分層有影響。初步推斷該 QFN 封裝導(dǎo)電膠分層是由于頂部芯片疊層引起的。通過分析導(dǎo)電膠剝離應(yīng)力云圖，在 125 ℃冷卻至室溫時(shí)有頂部疊層芯片區(qū)域使導(dǎo)電膠剝離應(yīng)力增加許多。通過有/無頂部芯片仿真數(shù)據(jù)分析，頂部疊層芯片結(jié)構(gòu)確實(shí)增加了導(dǎo)電膠剝離應(yīng)力，如圖 11 所示。

目前，大多數(shù)公司通過超聲波掃描顯微鏡(SAM)觀察導(dǎo)電膠分層情況。由于導(dǎo)電膠分層容易發(fā)生在可靠性測(cè)試的過程中，故在可靠性測(cè)試前后分別進(jìn)行 SAM 測(cè)試。從圖 12 看出有頂部芯片結(jié)構(gòu)封裝中導(dǎo)電膠在可靠性測(cè)試前后均發(fā)生分層現(xiàn)象，但在可靠性測(cè)試后導(dǎo)電膠發(fā)生分層程度更大，分層區(qū)域達(dá)到 78%。圖 13 是無頂部芯片結(jié)構(gòu)封裝中導(dǎo)電膠 SAM 圖，導(dǎo)電膠在可靠性測(cè)試前后均未發(fā)生分層。因此，該款封裝中導(dǎo)電膠分層失效是由于頂部疊層芯片引起的。

3 導(dǎo)電膠分層現(xiàn)象改善方案

3.1 頂部芯片及絕緣膠結(jié)構(gòu)設(shè)計(jì)

由于頂部疊層芯片結(jié)構(gòu)是造成導(dǎo)電膠分層失效的原因，所以基于剝離應(yīng)力仿真對(duì)封裝體結(jié)構(gòu)進(jìn)行優(yōu)化設(shè)計(jì)。首先對(duì)頂部芯片以及絕緣膠的厚度設(shè)計(jì)，頂部芯片厚度 100～140 μm。絕緣膠厚度 30～50 μm。在 125 ℃冷卻至室溫過程中進(jìn)行剝離應(yīng)力仿真。

導(dǎo)電膠的剝離應(yīng)力隨著頂部芯片厚度減小而下降，頂部芯片厚度為 100 μm 時(shí)導(dǎo)電膠剝離應(yīng)力最小，如圖 14 所示。當(dāng)絕緣膠厚度為 30 μm 時(shí)，導(dǎo)電膠剝離應(yīng)力最小，且絕緣膠厚度越小，導(dǎo)電膠剝離應(yīng)力越小，如圖 15 所示。

從圖 5 看出導(dǎo)電膠的剝離應(yīng)力可能與頂部疊層芯片的面積有關(guān)。為此，對(duì)頂部芯片的大小設(shè)計(jì)，將芯片的尺寸減小至 1. 07 mm×0. 8 mm×0. 1 mm。將新設(shè)計(jì)的封裝進(jìn)行仿真，新設(shè)計(jì)頂部芯片尺寸使得導(dǎo)電膠的剝離應(yīng)力減小，拉應(yīng)力分布減小，如圖16 所示。因此，減小頂部芯片的面積能夠改善導(dǎo)電膠分層現(xiàn)象。

3.2 導(dǎo)電膠厚度的設(shè)計(jì)

導(dǎo)電膠的厚度變化不僅改變剝離應(yīng)力大小，而且會(huì)影響膠體的粘附力。

圖 17 表示不同厚度導(dǎo)電膠的剝離應(yīng)力，導(dǎo)電膠厚度為 10 μm 時(shí)，其剝離應(yīng)力較其他厚度時(shí)要小。但并非導(dǎo)電膠厚度越小越好，當(dāng)厚度減至 5μm 時(shí)，導(dǎo)電膠的剝離應(yīng)力迅速增大，容易造成導(dǎo)電膠分層失效。當(dāng)厚度超過 10 μm 時(shí)，導(dǎo)電膠剝離應(yīng)力隨著厚度增加而增大。

導(dǎo)電膠的厚度改變時(shí)，膠體對(duì)芯片粘附力發(fā)生變化。通過芯片推力測(cè)試儀對(duì)固化后導(dǎo)電膠進(jìn)行芯片推力實(shí)驗(yàn)，用芯片推力來表征導(dǎo)電膠對(duì)芯片的粘附力大小，芯片推力越大則導(dǎo)電膠粘附力越大。每種導(dǎo)電膠厚度選出 10 組，共 40 組進(jìn)行芯片推力實(shí)驗(yàn)，再算出每種厚度導(dǎo)電膠平均芯片推力值以減小實(shí)驗(yàn)誤差。圖 18 表示芯片推力實(shí)驗(yàn)，在框架上殘留物越多表示芯片推力越大。圖 19 表示不同導(dǎo)電膠厚度時(shí)的平均芯片推力大小，導(dǎo)電膠厚度為 10μm 時(shí)芯片平均推力最大，表征導(dǎo)電膠對(duì)芯片粘附力也最大，整體上芯片推力隨著導(dǎo)電膠厚度的增加先增大，當(dāng)厚度超過 10 μm 時(shí)一直減小。導(dǎo)電膠厚度為 5 μm 時(shí)，導(dǎo)電膠過薄導(dǎo)致粘附力不足。一方面是界面起粘附作用的物理及化學(xué)鍵減少引起的，另一方面膠體本身機(jī)械強(qiáng)度低，在芯片推力實(shí)驗(yàn)中容易產(chǎn)生粘結(jié)破壞。從圖 17 和圖 19 可知增加導(dǎo)電膠厚度并不能改善導(dǎo)電膠的剝離應(yīng)力，反而減小了導(dǎo)電膠對(duì)芯片的粘附力，增加了導(dǎo)電膠分層的風(fēng)險(xiǎn)。同時(shí)增加導(dǎo)電膠厚度造成導(dǎo)電膠浪費(fèi)，經(jīng)濟(jì)性較差。

當(dāng)導(dǎo)電膠厚度大于 10 μm 時(shí)，膠體粘附力下降，推斷可能是導(dǎo)電膠內(nèi)部空洞導(dǎo)致的。為此對(duì)固化后導(dǎo)電膠進(jìn)行了 X 射線透射觀察孔隙率，如圖 20所示?？紫堵手惦S著導(dǎo)電膠厚度降低而減小，導(dǎo)電膠厚度為 10 μm 時(shí)孔隙率最小為 9%。空洞直接減小導(dǎo)電膠與芯片接觸的有效面積，而有效面積與其粘附力成正相關(guān)。孔隙率越大，導(dǎo)電膠的粘附力越小?？紫堵?porosity 基于公式(1):

式中: V 為導(dǎo)電膠的總體積; V 0 為總孔體積。

因此，導(dǎo)電膠厚度 10 μm 對(duì)芯片粘附力最大，剝離應(yīng)力最小，導(dǎo)電膠分層風(fēng)險(xiǎn)最小。

頂部芯片 1. 07 mm×0. 8 mm×0. 1 mm，絕緣膠厚 30 μm，導(dǎo)電膠厚 10 μm，導(dǎo)電膠分層風(fēng)險(xiǎn)是最小的。將新設(shè)計(jì)結(jié)構(gòu)的封裝體進(jìn)行生產(chǎn)，在可靠性測(cè)試前后進(jìn)行 SAM 檢測(cè)，檢測(cè)結(jié)果如圖 21 所示。導(dǎo)電膠在可靠性測(cè)試后仍有分層，但導(dǎo)電膠分層區(qū)域減小至 25%。在工廠實(shí)際生產(chǎn)中，可靠性測(cè)試后導(dǎo)電膠分層區(qū)域小于 50%時(shí)，可以進(jìn)行生產(chǎn)，故該方案改善導(dǎo)電膠分層是有效的。

4 結(jié)論

(1)通過 ANSYS 平臺(tái)剝離應(yīng)力仿真，QFN 型封裝在 125 ℃冷卻至室溫過程中導(dǎo)電膠剝離應(yīng)力最大，導(dǎo)電膠分層的風(fēng)險(xiǎn)最大。導(dǎo)電膠在冷卻過程中比加熱過程分層風(fēng)險(xiǎn)性更大。仿真結(jié)果還表明，并不是溫度越高導(dǎo)電膠分層風(fēng)險(xiǎn)越大。

(2)從剝離應(yīng)力仿真結(jié)果中推斷出導(dǎo)電膠的分層與疊層芯片結(jié)構(gòu)有關(guān)。同時(shí)通過改變疊層芯片結(jié)構(gòu)參數(shù)，發(fā)現(xiàn)其結(jié)構(gòu)優(yōu)化確實(shí)能夠改善導(dǎo)電膠分層。當(dāng)頂部芯片厚 100 μm，絕緣膠厚 30 μm 時(shí)，導(dǎo)電膠剝離應(yīng)力最小即導(dǎo)電膠分層風(fēng)險(xiǎn)小，減小頂部芯片的面積亦能減小導(dǎo)電膠分層風(fēng)險(xiǎn)。

(3)當(dāng)具有類似疊層芯片結(jié)構(gòu)封裝中出現(xiàn)導(dǎo)電膠分層，可以通過適當(dāng)減小頂部疊層結(jié)構(gòu)的體積，以減小導(dǎo)電膠的剝離應(yīng)力，降低導(dǎo)電膠分層風(fēng)險(xiǎn)。導(dǎo)電膠固化后厚度一般以 10 μm 為宜，不宜涂覆過厚的導(dǎo)電膠。

(4)導(dǎo)電膠分層失效是在熱載荷下，導(dǎo)電膠與芯片界面產(chǎn)生拉應(yīng)力作用使兩者材料分離，分析導(dǎo)電膠整體的等效應(yīng)力結(jié)果并不能直接評(píng)估分層風(fēng)險(xiǎn)。通過導(dǎo)電膠剝離應(yīng)力仿真方法的使用，正確地評(píng)估導(dǎo)電膠分層風(fēng)險(xiǎn)，并與超聲波掃描 SAM 分層檢測(cè)結(jié)果吻合，為工廠中出現(xiàn)類似導(dǎo)電膠分層失效問題提供解決方案。